国内大厂GPU CUDA高频面试问题汇总一
相对于GPU硬件结构来说，CUDA是一个并行计算的编程模型，它是基于GPU的体系结构设计的。为了高效地利用GPU的并行计算能力，简化并行编程，提高程序的性能和可扩展性，CUDA提供了一种抽象的层次模型，即CUDA的线程组织结构。
CUDA的线程组织结构包括网格（grid）、线程块（block）和线程（thread）。
首先，GPU核心程序 kernel 在 device上 执行时启动很多 Thread，而一个 kernel 所启动的所有线程称为一个网格 grid。
其次，同一个 grid 上的线程共享相同的全局内存空间，而 grid 又可以分为很多线程块 block，线程块是向GPU进行调度的最小单位，GPU同时支持多个线程块的执行，达到上限后，只有旧的线程块内的线程全部执行完成后，新的线程块才会被调度入GPU。
最后，一个 block 里面包含很多 Thread，每个线程Thread都是独立执行的，并且可以访问全局内存和共享内存，线程之间可以通过同步原语进行同步操作。
在进行CUDA编写gpu kernel函数时，需要使用__global__修饰，返回值必须为void 。在核函数的调用时需要使用三括号的方式来指明核函数中的线程数目以及排列情况的，如<<<1, 1>>>
三括号中的第一个数字可以看作线程块的个数，第二个数字可以看作每个线程块中的线程数，三括号中的两个数字分别就是网格大小和线程块大小，即 <<<网格大小, 线程块大小>>> 。而核函数的总线程数即为网格大小乘以线程块大小。
值得注意的是从开普勒架构开始，最大允许的线程块大小是1024。
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此外，grid和block在CUDA的编程模型中也支持多维组织。
dim3 grid(2, 2);dim3 block(4, 2, 2);kernel_fun<<< grid, block >>>(prams...);如上所示，grid 和 block 都是定义为 dim3 类型的变量。
CUDA的这种 <<<grid,block>>> 其实就是一个多级索引的方法，第一级索引是 (grid.xIdx, grid.yIdy)，对应上图选中的 Block 就是(1, 1)，通过它我们就能找到了这个线程块的位置，然后我们启动二级索引 (block.xIdx, block.yIdx, block.zIdx) 来定位到指定的 Thread。这就是CUDA的线程组织结构。
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从硬件上来看，CUDA编程模型中的网格、线程块和线程大致与硬件结构中的GPU、SM（流式多处理器）和SP（流式处理器）是一一对应的。
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从上图可以看出，一个Grid可以包括多个SM，也可以访问Global Memory和Constant Memory；
一个Block只能在一个SM中，且一个SM包含多个Block，Block可以访问Shared Memory；
一个Block中有多个Thread，而一个Thread只能访问Registers或local Memory。
此外，一个线程块Block还可以细分成多个线程束，一个线程束（也就是一束线程）是一个线程块里面相邻的warpSize个线程，目前warpSize 都为32。
一般来说，希望线程块的大小是warpSize的整数倍，否则系统会自动为剩下的n个线程补齐32-n个线程，形成一个完整的线程束，而这32-n个线程并不会被核函数调用，从而闲置。
2. 可以简单谈谈CUDA的存储体系结构，每一种存储的优缺点，该如何合理使用。CUDA的存储体系结构包括全局内存（Global Memory）、共享内存（Shared Memory）、常量内存（Constant Memory）/纹理内存（Texture Memory）和本地内存（Local Memory）。
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全局内存（Global Memory）
这是GPU中最大的内存，即我们常说的HBM内存，可以被所有块上的所有线程访问，当我们在GPU中初始化一个值而不指定其存储位置时，它会自动存储在全局内存中。然而，访问全局内存通常比其他内存类型慢，因此需要进行优化以避免性能下降，可以通过合并内存访问和使用共享内存来优化性能。
共享内存（Shared Memory）
同一个Block内的线程可以通过共享内存共享数据。相比访问全局内存至少快个10倍，但共享内存的容量有限（通常为几十KB），无法被其他线程块访问。由于共享内存和缓存内存提供快速的访问速度，因此我们经常在计算过程中使用它们来存储数据。典型的方法是首先将所有数据从 CPU 复制到 GPU 并将其存储在全局内存中。然后，我们将数据分解成更小的部分（块）并将它们推送到共享内存中进行计算。计算完成后，结果将被推回全局内存。
纹理内存和常量内存（Texture and Constant Memory）：
这些是GPU 中的特殊内存类型，针对访问特定数据类型（例如纹理或常量值）进行了优化。所有块中的所有线程都可以访问这些内存类型。
例如，常量内存专门只能用于存储只读数据，纹理内存只能用于存储二维图像数据，这两种内存类型的访问速度都相当快，可以与共享内存相媲美。
因此，使用纹理内存和常量内存的目的是优化数据访问并减少共享内存的计算负载。我们可以将一部分数据分配给纹理内存和常量内存，而不是将所有数据推送到共享内存中。这种分配策略通过利用纹理内存和常量内存的优化访问功能来帮助增强内存性能。
本地内存（Local Memory）
每个线程都可以使用自己的本地内存，可以在其中存储临时变量。它具有最小的范围并且专用于每个单独的线程。
3. 你了解CUDA stream吗？为什么要使用多个stream？stream相当于是GPU上的任务队列，用官方的话叫做一条命令流水线，它允许多个CUDA操作在不同的stream中并行执行，从而提高GPU的利用率和性能。
每个kernel调用或大多数CUDA API都可以指定关联到某一个stream，同一个stream的任务是严格保证顺序的，上一个命令执行完成才会执行下一个命令。
不同stream的命令不保证任何执行顺序，部分优化技巧需要用到多个stream才能实现。如在执行kernel的同时进行数据拷贝，需要一个stream执行kernel，另一个stream进行数据拷贝，或者针对大数据集进行切分，然后可以采用多个stream执行并行加速拷贝。
此外，多个stream还能够方便地划分和管理不同的任务，提高应用程序的灵活性和可扩展性。
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4. GPU和CPU分别适合执行哪些程序？结合它们的硬件架构解释一下为什么它们有各自的优势。图片
CPU 将大量芯片面积专门用于可减少指令延迟的功能，例如大缓存、更少的 ALU 和更多的控制单元。
相比之下，GPU 使用大量 ALU 来最大化其计算能力和吞吐量，它们使用非常少量的芯片区域作为缓存和控制单元，使得其具有很高的延迟。
所以对于他们的设计目标来说，CPU 被设计为顺序执行指令，为了提高顺序执行性能，多年来 CPU 设计中引入了许多功能，包括指令流水线、乱序执行、推测执行和多级缓存等。CPU的重点是减少指令执行延迟，以便 CPU 能够尽快执行指令序列。
GPU 专为大规模并行性和高吞吐量而设计，但代价是较高的指令延迟。这一设计方向受到了它们在视频游戏、图形、数值计算和现在深度学习中的使用的影响。所有这些应用程序都需要以非常快的速度执行大量线性代数和数值计算，因此人们对提高这些设备的吞吐量投入了大量注意力。
此外，GPU拥有高带宽的内存和专门用于并行计算的指令集，能够更高效地处理大规模数据的并行计算任务。
5. 说明一下神经网络加速器与CPU、GPU的区别，他们各自有何优势？在CPU中70%晶体管用来构建Cache，还有一部分控制单元，计算单元少，所以说CPU的核心擅长完成多重复杂任务，重在逻辑，重在串行程序；
GPU的计算模型是单指令、多数据SIMT处理，晶体管大部分构建计算单元，运算复杂度低，适合大规模并行计算GPU的核心擅长完成具有简单的控制逻辑的任务，重在计算，重在并行，适合深度学习，图像处理，大数据领域。但GPU无法单独工作，必须由CPU进行控制调用才能工作。
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NPU，即神经网络加速器，在电路层模拟神经元，相比于CPU和GPU，NPU通过突出权重实现存储和计算一体化，从而提高运行效率，一条指令完成一组神经元的处理，提高运行效率。NPU是模仿生物神经网络而构建的，CPU、GPU处理器需要用数千条指令完成的神经元处理，NPU只要一条或几条就能完成，因此在深度学习的处理效率方面优势明显，但它需要专用定制化实现，而且不能随意扩展，并不通用。
6. 半精度浮点数FP16各个部分的具体位数，为什么要有半精度浮点数？半精度浮点数（FP16）是一种二进制浮点数格式，其具体位数如下：
1位符号位：用于表示正负号。
5位指数位：用于表示指数部分，取值范围为-14至15（实际上是通过偏移值来表示，即真实的指数值减去15）。
10位尾数位：用于表示尾数部分。
float16 最大范围是 [-65504 - 66504]
float16 能表示的精度范围是 2^−24 ，超过这个数值的数字会被直接置0；
float16和float相比恰里，总结下来就是两个原因：内存占用更少，计算更快。
内存占用更少：这个是显然可见的，通用的模型 fp16 占用的内存只需原来的一半。memory-bandwidth 减半所带来的好处：
模型占用的内存更小，训练的时候可以用更大的batchsize。
模型训练时，通信量（特别是多卡，或者多机多卡）大幅减少，大幅减少等待时间，加快数据的流通。
计算更快：
目前的不少GPU硬件都有针对 fp16 的计算进行优化，例如TensorCore，半精度的计算吞吐量可以是单精度的 2-8 倍；
那既然fp16像上面说的那么好，那么是否全部都使用 fp16 即可了呢？当然不是，全用fp16主要 存在两个问题：1. 数据溢出问题；2. 舍入误差。
7. 可以谈下TensorCore的加速原理吗？首先，当谈到Tensor Core的计算速度时，与CUDA Core相比，它能够在一个时钟周期内执行多个操作。Tensor Core可以同时对两个4×4的FP16张量进行矩阵乘积计算，并将结果累加到另一个4×4的张量上（即D = A * B + C）。
其次，TensorCore的加速也基于混合精度矩阵乘法。混合精度并不是网络层面既有 FP16 又有 FP32，它指的是在底层硬件算子层面，使用半精度（FP16）作为输入和输出，使用全精度（FP32）进行中间结果计算从而不损失过多精度的技术。
通过硬件上的特殊设计，Tensor Core 理论上可以实现 8 倍于 FP32 Core 的计算吞吐量（Volta 和 Turing 架构），并且没有明显的占用面积和功耗增加。
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既然Tensor Core这么好，为什么Nv不生产一个全部是Tensor Core的深度学习专用GPU架构？
虽然说Tensor Core是专门为加速深度学习和 AI 工作负载（例如矩阵运算）而设计，但目前深度学习也不能离开Cuda Core。
CUDA Core 针对各种并行计算任务进行了优化，更适合于通用并行计算任务。
首先，深度学习任务其不仅仅是矩阵运算，还有很多的并行计算，这就看瓶颈在哪里了。如果瓶颈时在并行计算，那么这种类型的深度学习任务可能更适合CUDA Core。
其次，Tensor Core的使用是有些限制的，对于GEMM计算其效果很好，其次其输入和输出数据类型需要是半精度或单精度，矩阵的维度最好是 8 的倍数。
当然Tensor Core也可用于通用并行计算任务，但它们可能不如 CUDA Core 高效。
8. MPI，OpenMP以及CUDA各自适用的加速场景。MPI
MPI是一个跨语言的通讯协议，支持高效方便的点对点、广播和组播。从概念上讲，MPI应该属于OSI参考模型的第五层或者更高，他的实现可能通过传输层的sockets和TCP覆盖大部分的层。
MPI是基于消息传递的并行编程的，用户程序利用这些接口进行进程之间的数据移动、聚集、规约和同步。MPI标准规定了这些接口的调用规范和语义，不同的实现（例如mpich或者openmpi）可能采用不同的优化策略。
其中，点对点通信指的是两个进程之间的通信，可用于控制同步或者数据传输，例如MPI_Send和MPI_Recv。
集合通信包括了一对多、多对一和多对多的通信方式，常用于一组进程之间的数据交换，例如AlltoAll，Allreduce等。
它适用于需要在大规模分布式系统上进行高性能计算的场景，如集群计算等。
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既然谈到了集合通信，可以谈一下Ring-Allreduce吗，为什么深度学习需要Ring-Allreduce？
假设有5块GPU，每一块GPU拥有完整的模型参数可以进行forward pass和backward pass，总共的训练数据大小为K，我们需要根据训练数据计算出所需要的梯度进行一次迭代。
考虑一个简单的同步通信策略。首先，每张GPU拥有同样的初始参数，我们将大小为K的训练数据分为N块，也就是5块，分给每张GPU。每个GPU基于自己那一部分的数据，计算得到本地的local gradients，然后N-1块（4块）GPU将计算所得的local gradients 发送给GPU 0，让GPU 0对所有的local gradients进行reduce(汇聚操作)得到全局的梯度，然后再将该全局梯度返回给每块GPU进行back propagation来更新每个GPU上的模型参数。
那么我们可以计算下整个通信过程的communication cost。首先要记住现实中，network的 bandwidth是有限的，假设每张GPU需要发送给GPU 0的通信数据大小是1GB，我们的network bandwidth是1GB每秒（GPU 0最多每秒接受1GB的数据），那么我们需要4秒才可以将数据全部发送到GPU 0上，然后计算出全局的平均梯度。我们可以看到其通信成本是 C * N，由于受GPU 0的network bandwidth的影响，通信成本随着设备数的增加，而线性增长。
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相比之下，Ring Allreduce的通信成本恒定，和设备数量无关，完全由系统中GPU之间最慢的连接决定。
我们将所有设备安排在一个逻辑环中，每个GPU应该有一个左邻和一个右邻，设备只会从它的右邻居发送数据，并从它的左邻居接收数据，整个计算过程通过Scatter reduce和Allgather两个通信原语完成。
OpenMP
OpenMP 是基于共享内存模式的一种并行编程模型。
OpenMP 是以线程为基础的，其执行模式采用fork-join的方式，其中fork创建新线程或者唤醒已有的线程，join将多个线程合并。
在程序执行的时候，只有主线程在运行，当遇到需要并行计算的区域，会派生出线程来并行执行, 在并行执行的时候, 主线程和派生线程共同工作, 在并行代码结束后, 派生线程退出或者挂起，不再工作，控制流程回到单独的线程中。
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OpenMP适用于单台计算机上的多核并行计算。通过在代码中插入指令，开发者可以指示并行执行，并将任务分配给多个处理器核心。OpenMP适用于需要在单个计算节点上进行并行计算的场景，如多核处理器、多线程编程等。
CUDA
CUDA（Compute Unified Device Architecture）是一种用于GPU加速计算的并行计算平台和编程模型。CUDA适用于利用GPU进行并行计算的场景。
通过编写CUDA C/C++代码，开发者可以将计算任务分配给GPU上的成百上千个并行计算单元（CUDA核心），以实现高效的并行计算。CUDA适用于需要大规模并行计算的科学计算、机器学习、深度学习等领域。
9. 可以说下DMA和RDMA是什么吗？以及有哪些硬件上的实现。首先，DMA(直接内存访问)是一种能力，允许在计算机主板上的设备直接把数据发送到内存中去，数据搬运不需要CPU的参与。
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传统内存访问需要通过CPU进行数据copy来移动数据，通过CPU将内存中的Buffer1移动到Buffer2中。DMA模式：可以同DMA Engine之间通过硬件将数据从Buffer1移动到Buffer2,而不需要操作系统CPU的参与，大大降低了CPU Copy的开销。
其次，RDMA其实从名字上就可以看出，其多了一个R，即Remote。指的是在两个或者多个计算机进行通讯的时候使用DMA， 从一个主机的内存直接访问另一个主机的内存。
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RDMA是一种新的直接内存访问技术，RDMA让计算机可以直接存取其他计算机的内存，而不需要经过处理器的处理。RDMA将数据从一个系统快速移动到远程系统的内存中，而不对操作系统造成任何影响。
在实现上，RDMA实际上是一种智能网卡与软件架构充分优化的远端内存直接高速访问技术，通过将RDMA协议固化于硬件(即网卡)上，以及支持Zero-copy和Kernel bypass这两种途径来达到其高性能的远程直接数据存取的目标。使用RDMA的优势如下：
零拷贝(Zero-copy) - 应用程序能够直接执行数据传输，在不涉及到网络软件栈的情况下。数据能够被直接发送到缓冲区或者能够直接从缓冲区里接收，而不需要被复制到网络层。
内核旁路(Kernel bypass) - 应用程序可以直接在用户态执行数据传输，不需要在内核态与用户态之间做上下文切换。
不需要CPU干预(No CPU involvement) - 应用程序可以访问远程主机内存而不消耗远程主机中的任何CPU。远程主机内存能够被读取而不需要远程主机上的进程（或CPU)参与。远程主机的CPU的缓存(cache)不会被访问的内存内容所填充。
消息基于事务(Message based transactions) - 数据被处理为离散消息而不是流，消除了应用程序将流切割为不同消息/事务的需求。
支持分散/聚合条目(Scatter/gather entries support) - RDMA原生态支持分散/聚合。也就是说，读取多个内存缓冲区然后作为一个流发出去或者接收一个流然后写入到多个内存缓冲区里去。
在具体的远程内存读写中，RDMA操作用于读写操作的远程虚拟内存地址包含在RDMA消息中传送，远程应用程序要做的只是在其本地网卡中注册相应的内存缓冲区。远程节点的CPU除在连接建立、注册调用等之外，在整个RDMA数据传输过程中并不提供服务，因此没有带来任何负载。
最后，RDMA 三种不同的硬件实现。RDMA作为一种host-offload, host-bypass技术，使低延迟、高带宽的直接的内存到内存的数据通信成为了可能。目前支持RDMA的网络协议有：
InfiniBand(IB): 从一开始就支持RDMA的新一代网络协议。由于这是一种新的网络技术，因此需要支持该技术的网卡和交换机。
RDMA过融合以太网(RoCE): 即RDMA over Ethernet, 允许通过以太网执行RDMA的网络协议。这允许在标准以太网基础架构(交换机)上使用RDMA，只不过网卡必须是支持RoCE的特殊的NIC。
互联网广域RDMA协议(iWARP): 即RDMA over TCP, 允许通过TCP执行RDMA的网络协议。这允许在标准以太网基础架构(交换机)上使用RDMA，只不过网卡要求是支持iWARP(如果使用CPU offload的话)的NIC。否则，所有iWARP栈都可以在软件中实现，但是失去了大部分的RDMA性能优势。
10. 平时如何进行kernel的优化，会用到哪些工具？首先，要优化kernel函数需要先了解GPU硬件的构造。其次，需要熟悉常见的profiler工具，主要包括Nsight System和Nsight Compute。
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在优化的手段和方向上主要关注几个点：
1. 使用异步API
使用异步API如cudaMemcpyAsync可让GPU操作与CPU操作并行，CPU忙完后调用cudaStreamSynchronize，cudaEventWait等操作等待GPU任务完成。
2. 优化内存与显存传输效率
使用Pinned(page-locked) Memory提高传输速度
通过在不同的Stream里同时分别执行kernel调用及数据传输，使数据传输与运算并行。（注意default stream的坑）
尽量将小的数据在GPU端合成大块数据后传输
3. 优化Kernel访存效率
提高Global Memory访存效率
对Global Memory的访存需要注意合并访存(coalesced )。
warp的访存合并后，起始地址及访存大小对齐到32字节
尽量避免跨步访存
CUDA 8.0及以上的设备可以通过编程控制L2的访存策略提高L2命中率。
提高Shared Memory的访存效率
shared memory由32个bank组成
每个bank每时钟周期的带宽为4字节
连续的4字节单元映射到连续的bank。如0-3字节在bank0，4-7字节在bank1……字节128-131字节在bank0
若warp中不同的线程访问相同的bank，则会发生bank冲突(bank conflict)，bank冲突时，warp的一条访存指令会被拆分为n条不冲突的访存请求，降低shared memory的有效带宽。所以需要尽量避免bank冲突。
CUDA 11.0以上可以使用async-copy feature
4. 优化线程级并行
在SMSP工作时，某些warp会由于访存依赖、寄存器依赖等原因stall。此时warp scheduler可以选中另一个eligible warp，执行其指令，以隐藏前一个warp的stall，使SMSP中的各个硬件资源尽量保持忙碌。但假如SMSP中所有的warp都不在eligible状态，则硬件只能空转等待某个warp从stall中恢复(如从global中请求的数据终于回来了)。
Occupancy指标用来衡量SM当前activate warp数量与理论上最多支持的activate warp数量的比值。Occupancy数量越高，代表SMSP负责的activate warp越多，当某个warp stall时，有更多的备选warp，有更大的概率可以找到一个eligible warp。极端情况Occupancy为1/8时，SM仅4个warp，每个SMSP 1个warp，当该warp stall时，smsp没有其它warp可以选择，硬件必然空转等待。
影响Occupancy指标的包括以下因素：
Thread Block 线程块的大小。
每个线程块的Shared Memory使用量
每个线程使用的Register（寄存器数量）
高的Occupancy不一定代表较高的性能，如某些算法确实需要每线程128寄存器时，保持0.5的Occupancy反而是最优选择。但过低的Occupancy会对性能带来较大的负面影响。
5. 指令级优化
提高计算访存比
GPU执行计算时，需要LDS、LDG等指令先将数据读入寄存器，再进行计算，最后通过STS、STG等指令将数据保存下来。
以矩阵乘法为例，先进行矩阵分块，最终拆解为每个线程计算MxK,KxN的两个小矩阵的乘法：
若两小矩阵为M=2,N=2,K=1，即2x1;1x2,最后得到2x2的矩阵作为结果。则读入4个float需4条指令，计算指令也是4条，计算访存比4/4=1；
若两小矩阵为M=8,N=8,K=1，即8x1;1x8,最后得到8x8的矩阵作为结果。则读入16个float，需读取指令16条，计算指令8x8=64条，计算访存比64/16=4；若使用向量读(float4)每条指令读入4个float，则读取指令仅4条，计算访存比64/4=16
提高计算访存比，可以让GPU的更多时钟周期用于进行计算，相对的进行数据IO占用的时钟周期更少。
提高指令级并行
指令级并行基本原理：
现代不论是CPU还是GPU，指令的执行都是通过流水线进行的，流水线分为多个stage，即一条指令执行完成需要每个stage的工作都执行完成。而一个时钟周期并不是完成一条指令执行的所有时间，而是每一个stage完成当前工作的时间。流水线可以同时执行多条指令的不同阶段。
当后续指令的执行需要依赖前面指令的结果写回寄存器，我们说出现了寄存器依赖。此时后续指令需要等待第前面指令结果写回寄存器才能执行，若后续指令执行时前面指令结果尚未写回寄存器，流水线会失速（stall），此时warp scheduler开始切换到其它eligible warp，若无eligible warp，则SMSP将会空转。
若后续指令不依赖前面指令的结果，则即使前面指令未执行完毕，后续指令也可以开始执行。特别的，即使前序指令是一条耗时几百周期的LDG(全局内存读取)指令或耗时几十周期的LDS（共享内存读取）指令，只要后续一系列指令不依赖读取回来的数据，后续一系列指令可以正常执行而不必等待该LDG/LDS指令执写回寄存器。
通过以下方式，可以提高指令级并行，在线程级并行达不到较好效果的情况下，进一步提高程序性能：
数据预取（Prefetch）：数据1已读取到寄存器，使用该数据1计算前，先将后续数据2的读取指令发射，再执行一系列数据1的处理指令；这样数据1的处理和数据2的读取在流水线上同时执行着。当数据1处理完成，需要处理数据2时，可以确保数据2已经存在于寄存器中，此时类似的将数据3的读取和数据2的处理同步执行起来。
指令重排：在存在寄存器依赖的指令间插入足够的其它指令，使得后续指令执行时，前面计算指令的结果已写回到寄存器。从CUDA C层面有意识地提供一些语句间的并行性，nvcc编译器可以一定程度上自动进行指令重排。若对nvcc重排结果不满意需要自己重排时，官方尚未开放SASS汇编器，目前只存在一些第三方SASS汇编器工具。
提高Register的效率
Register File也存在bank冲突，但在CUDA C层面上没有直接办法进行物理寄存器控制。
可以通过SASS汇编器，人工进行指令寄存器分配，以尽量消除register bank conflict。
可以通过SASS汇编器，为寄存器访问添加reuse标记，以尽量消除register bank conflict。
6. 使用TensorCore进一步加速矩阵运算
TensorCore可以用来快速进行D=A*B+C矩阵运算，提供load_matrix_sync， store_matrix_sync， mma_sync 等API。
可参考这篇文章：https://zhuanlan.zhihu.com/p/570795544
11. CPU上哪些并行优化方法？图片
线程级并行：将任务分解成多个线程，利用多核处理器同时执行这些线程，从而加快任务完成速度。
SIMD指令集：使用单指令多数据的指令集，同时处理多个数据，提高向量运算的效率。
OpenMP和MPI：这是一些常用的并行编程框架，可以帮助开发人员实现并行计算，充分利用多核处理器的性能。
数据并行：将数据分割成小块，分配给不同的处理器核心并行处理，加快数据处理速度。
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12. ptx 是什么，可以深度解析下吗？PTX（Parallel Thread Execution）是由NVIDIA推出的一种GPU程序语言，用于编写在GPU上执行的并行程序。它是一种低级程序语言，类似于汇编语言，但比汇编语言更易于编写和阅读。
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PTX程序语言的基本单位是线程块（thread block），而线程是在GPU上独立执行的最小单位。线程块内的线程可以通过共享内存进行通信和协作。
PTX提供了一系列基本指令，如加载内存、存储内存、线程同步和分支跳转等。此外，PTX还提供了一些针对GPU架构的优化指令，例如cooperative groups、shared memory和atomic operations等，这些指令能够更好地利用GPU的计算能力。
开发者可以使用NVIDIA提供的CUDA Toolkit进行PTX程序的开发，也可以使用其他第三方工具。在编写PTX程序时，需要考虑GPU的并行架构和线程调度策略，以充分发挥GPU的计算能力。
13. roofline模型有什么用？如何确定最优的BLOCK_SIZE。Roofline模型是一种用于分析计算平台性能的理论模型，由加州理工大学伯利克实验室提出。该模型基于计算强度（Operational Intensity，OI）和内存带宽两个指标，可以预测不同计算平台在不同计算强度下的理论计算上限。计算强度是指算法的计算量和数据量之比，通常以FLOPS为单位。
在建立Roofline模型时，需要获取计算平台的硬件参数，包括CPU频率、内存带宽、AVX512和FMA等。这些参数可以通过查询CPU手册或使用lscpu等工具获取。
Roofline模型中的理论性能峰值和理论内存带宽可以通过以下公式计算：
理论性能峰值 = 频率 * 512 * AVX数量 * FMA32/64
理论内存带宽 = 内存带宽
计算强度（OI）是指算法的计算量和数据量之比，通常以FLOPS为单位。对于访存密集型算法，可以通过soft prefetch等技术优化；对于计算密集型算法，可以通过SIMD等技术优化。
确定最优的BLOCK_SIZE需要结合具体的硬件环境和程序特点来进行评估。一般来说，较大的BLOCK_SIZE可以提高计算效率，但也会增加内存访问冲突的可能性。因此，在确定最优的BLOCK_SIZE时，需要权衡计算和内存带宽之间的关系，并考虑程序的并行度、数据访问模式等因素。通常可以通过实验和性能分析来寻找最优的BLOCK_SIZE。
14. 稀疏矩阵的存储格式有哪些？稀疏矩阵的应用场景？稀疏矩阵计算与稠密矩阵计算有何不同？稀疏矩阵的存储格式有以下几种：
COO（Coordinate）格式：将非零元素存储为三元组 (i, j, value)，其中 i 和 j 分别表示元素所在行和列的下标，value 表示元素的值。
CSR（Compressed Sparse Row）格式：将矩阵按行压缩存储为三个数组，分别表示非零元素的值、列下标和每行第一个非零元素在上述两个数组中的位置。
CSC（Compressed Sparse Column）格式：与 CSR 类似，但按列压缩存储。
DIA（Diagonal）格式：将矩阵压缩存储为一个主对角线和若干个副对角线，每个对角线用一个数组存储。
稀疏矩阵计算与稠密矩阵计算有以下不同之处：
稀疏矩阵计算通常需要使用特定的算法和数据结构，例如稀疏矩阵乘法、最小割算法等。这些算法和数据结构通常需要考虑非零元素的位置和数量，以及存储格式的选择等因素。
稀疏矩阵计算与稠密矩阵计算在计算复杂度上有所不同。由于稀疏矩阵中大部分元素为零，因此稀疏矩阵乘法等计算的复杂度通常远远低于稠密矩阵乘法。
稀疏矩阵计算与稠密矩阵计算在硬件实现上也有所不同。例如，在GPU等加速器上，稠密矩阵计算通常可以通过SIMD等技术获得较高的计算效率，而稀疏矩阵计算需要使用特定的算法和数据结构来充分利用硬件资源。
15. 如何计算CPU指令的吞吐量和时延?在介绍如何计算CPU指令的吞吐量和时延前，我们先来了解下一些基本的概念：
时钟频率：这是CPU的基本工作频率，以赫兹(Hz)为单位。例如，一个500MHz的CPU，其时钟频率为500,000,000Hz。
时钟周期：这是CPU完成一个基本操作所需的时间，通常等于时钟频率的倒数。例如，对于500MHz的CPU，其时钟周期为1 / 500,000,000 = 2纳秒。
机器周期：这是CPU完成一个指令所需的时间，通常包含多个时钟周期。例如，一个指令可能需要3个机器周期才能完成。
指令吞吐量：这是CPU每秒钟能够执行的指令数，通常以每秒百万条指令(MIPS)为单位。计算公式为：指令吞吐量 = 时钟频率 / 指令周期。
指令时延：这是CPU执行一个指令所需的时间，通常以时钟周期为单位。计算公式为：指令时延 = 机器周期 * 时钟周期。
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例如，假设一个500MHz的CPU，每4个时钟周期组成一个计算机周期，执行一条指令平均需要三个机器周期，那么该处理器的一个机器周期为8纳秒，平均执行速度为41.67 MIPS。
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